Klaus Weyer
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LatticeECP3
- Slave
Kategorien: Hardware Komponenten
Generation: III

Produkt-Features:
- Erweiterte DSP-Architektur
- Hochgeschwindigkeits-SERDES und Hochgeschwindigkeits-Source-Synchronous-Interfaces
- Für Anwendungen mit hohen Stückzahlen und hoher Geschwindigkeit und niedrigen Kosten geeignet
Die LatticeECP3™ -Familie von FPGA-Bausteinen wurde für leistungsstarke Funktionen wie einer erweiterten DSP-Architektur, Hochgeschwindigkeits-SERDES und Hochgeschwindigkeits-Source-Synchronous-Interfaces in einer kostengünstigen FPGA-Fabric optimiert. Diese Kombination wird durch Fortschritte in der FPGA Architektur und der Verwendung der 65-nm-Technologie erreicht, wodurch die FPGAs für Anwendungen mit hohen Stückzahlen und hoher Geschwindigkeit und niedrigen Kosten geeignet sind.
Die LatticeECP3-FPGA Familie erweitert die Kapazität der look-up-table (LUT) auf 149K-Logikelemente und unterstützt bis zu 586 I/Os. Die LatticeECP3-FPGA Familie bietet außerdem bis zu 320 (18x18) Multiplizierer und eine breite Palette paralleler I/O-Standards. Die LatticeECP3 FPGA-Fabric ist optimiert für hohe Leistung und niedrige Kosten.
Die LatticeECP3-FPGAs nutzen rekonfigurierbare SRAM-Logik-Technologie und stellen gängige Funktionen wie LUT-basierte Logik, verteilte und eingebettete Speicher, PLLs (Phase Locked Loops), Delay Locked Loops (DLLs), vorgefertigte Source-Synchronous-I/O-Unterstützung, zur Verfügung. Desweiteren sind Funktionen wie sysDSP-Slices und erweiterte Konfigurationsunterstützung, einschließlich Verschlüsselung und Dual-Boot-Funktionen im Chip integriert.
Die vorgefertigte synchrone Logik, die in der LatticeECP3-FPGA Familie implementiert ist, unterstützt eine breite Palette von Schnittstellenstandards, einschließlich DDR3, XGMII und 7: 1 LVDS. Die LatticeECP3-Familie bietet auch Hochgeschwindigkeits-SERDES Schnitstelle mit dedizierten PCS-Funktionen. Hohe Jitter-Toleranz und geringer Sende-Jitter ermöglichen die Konfiguration von SERDES plus PCS-Blöcken zur Unterstützung, die für eine Reihe gängiger Datenprotokolle, einschließlich PCI Express, SMPTE, Ethernet (XAUI, GbE und SGMII) und CPRI benötigt werden.
Transmit Pre-Emphasis- und Receive Equalization-Einstellungen machen die SERDES Schnitstelle für die Übertragung und den Empfang über verschiedene Medienformen geeignet. Die LatticeECP3-FPGA Familie bieten darüber hinaus flexible, zuverlässige und sichere Konfigurationsoptionen wie Dual-Boot-Fähigkeit, Bit-Stream-Verschlüsselung und TransFR-Feld-Upgrade-Funktionen.
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